Back-End(P&R) Flow

Back-End(P&R) Flow?

Back-End Flow에 대해 설명하도록 하겠습니다.
Back-End 또는 P&R / Physical Design 등으로 불리는데요. 이 글에서는 P&R이라고 통칭하도록 하겠습니다.

P&R이란?
Place & Route의 준말입니다. 설계된 회로를 Mask로 만드는 작업을 합니다.
Cell들을 배치하고(Place) Gate들을 연결합니다.(Route) 

Auto P&R이라고 불리는 이유는 사람의 손이 아닌 Tool을 이용해서 진행하는데요.
과거와 달리 chip의 집적도가 올라가며 몇십, 몇백만개의 Instance를 직접 손으로 배치하고 연결할 수 없기 때문입니다.
(짧은 시간에 많은 Chip을 그려야 하는 금적적인 이유도 있습니다.)

 

 

 

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FLOW

 

Design Import

P&R에 필요한 File을 준비하는 단계입니다.

https://vlsiatelier.tistory.com/entry/Physical-Design을-하기-위한-Input-File

Physical Design을 하기 위한 Input File.

이전에 쓴 글을 참고해 주세요

FloorPlan

Chip 내부의 Memory, IP 등을(Macro) 배치하는 단계입니다. 
Back-End Flow의 가장 핵심이 되는 단계라고 할 수 있습니다. 같은 Design일지라도 FloorPlan을 어떻게 하느냐에 따라 PPA가 많이 달라집니다. 

Physical Design이라는것은 논리적으로 설계된 것을 물리적인 제약을 추가하여 Design 하기 때문에 FloorPlan 단계는 매우 중요하다고 할 수 있습니다. 

예를 들자면 
1) Pin간의 논리적 관계가 있다면 인접하게 배치하여 Signal이 짧게 Routing 될 수 있도록 한다.
2) 특정 Macro의 Pin이 한쪽에 몰려있다면 Short가 발생할 수 있으므로 Place시 Cell이 분산되도록 Blockage를 친다.

이 외에도 FloorPlan단계에서 Customer의 요청사항이나, Design Rule 등 고려해야 할 있습니다.

 

PowerPlan

Chip에 Power를 공급하는 Metal을 그려줍니다. 'PowerMesh를 그린다.' 라고도 불리는데, 그물처럼 Draw 하기 때문에 그렇습니다.
IR-Drop이 발생하지 않도록 촘촘하게 그려주는게 중요합니다. 하지만 Chip 전체를 채워 버린다면, 추후 Routing 할 공간이 없겠죠?
Routability라고도 하는데요. Routing이 가능할 만큼은 남기는 것이 중요합니다.

Place

Standard Cell을 Core에 배치합니다.
Standard Cell?
Buffer, Invertor, Flip-Flop등의 Cell을 말합니다.

CTS

FloorPlan만큼이나 중요한 단계입니다. CTS는 Clock Tree Synthesis의 약자입니다. 말 그대로 Clock Tree를 생성하고 Skew를 맞춥니다. 

보통 현업에서는 80-90% 완성된 설계로 과제를 진행하는데요. 1차, 2차, 최종 이런 방식으로 진행합니다(바로 Final Ver인 과제도 있습니다...)  최종 이전에 계속 프로토타입을 만들어보며 설계자와 논의하여 Netlist를 수정합니다. 이때 설계를 수정해야 하는 기준이 되는 것 중 하나가 CTS가 가능한지 여부입니다. 

CTS의 목적은 Clock Latency를 짧게 하고 Skew를 최대한 0으로 맞추는것입니다. (하지만 Skew를 0으로 맞추는 것은 물리적으로 불가능합니다...)

Route

Signal Pin들을 Metal로 연결하는 과정입니다.

 

Chip Finish

Filler Cell을 채우고 STA, Physical Verification을 합니다. 
STA, Physical Verication이 Fail일 시 ECO를 진행합니다.

 

 

모든 항목을 만족시 GDS를 Out 하게 됩니다.