VLSI15 Static / Dynamic IR Drop Static / Dynamic IR-DROP오늘의 주제는 IR Drop에 대해 알아보도록 하겠습니다. IR Drop?전류(I)가 흐를때 저항(R)로 인해 발생하는 전압강하를 말합니다. ASIC 관점에서 IR Drop은 수율에 영향을 주기때문에 매우 중요합니다.(칩이 동작을 안할수도 있어요!)따라서 대부분 Static n% / Dynamic n% 이내의 Rule을 Design Guide에 싣기도 합니다. 이 업무는 FloorPlan과 관련이 있기 때문에 대부분 BackEnd 엔지니어가 담당합니다. 사용하는 Tool은 주로 Cadence의 Voltus, Ansys의 Redhawk이 있습니다. Static IR Drop 평균적이고 지속적인 전류 소모를 가정한 Voltage Drop. (1 Clock .. 2025. 8. 14. backend - frontend의 차이가 궁금해요. ASIC에서 말하는 BackEnd - FrontEnd에 대해서 설명할게요.ASIC 설계에서는 Front-End와 Back-End라는 용어가 자주 등장하는데요, 각각 어떤 업무를 맡고 있는지, 어떤 일을 하는지를 정리해보려 합니다.보통 설계 과정을 RTL – Front-End – Back-End 단계로 나누는데요,그 중 RTL(Register Transfer Level)은 Verilog 같은 하드웨어 기술 언어로 회로의 동작을 설계하는 단계입니다.대학생이라면 수업에서 접해봤을 수도 있어서 비교적 익숙할 거예요. 반면에 Front-End와 Back-End는 처음 듣는 분들도 많을 텐데요 (저도 처음엔 그랬어요 ㅎ)오늘은 이 두 영역에서 실제로 무슨 일을 하는지, 쉽게 설명해볼게요! ASIC Design Fl.. 2025. 6. 16. [STA] 5. Slack, Skew, Slew, useful Skew slack, skew, slew에 대한 용어 설명과 Useful Skew에 대해 설명토록 하겠습니다. Slack Require Time과 Arrival Time의 차이입니다. 1. 계산 방법* Setup Slack = Require Time - Arrival Time* Hold Slack = Arrival Time - Require Time위와 같이 계산 가능합니다. 2. Slack의 유형에 따른 분석(1) + Slack : Timing Margin 존재(2) 0 Slack : Timing Margin 없음(3) - Slack : Timing Violation 발생 skewClock의 Arrival Time의 차이입니다. 1. global skew해당 Clcok의 가장 긴 Latency와 짧은 La.. 2025. 2. 13. [STA] 4. Timing Violation Fix (setup / hold) Timing Violation Fix방법3탄에 이어 Timing Violation Fix 방법을 설명하도록 하겠습니다. 이해하기 쉽도록 설명하도록 하겠습니다.그전에 3장을 먼저 읽고 와주세요~[STA] 3. Setup 과 Hold, Timing Violation [STA] 3. Setup 과 Hold, Timing ViolationSetup / Hold Timing Check제가 신입때 제일 어려웠던... 머리로는 이해가는데 마음으로는 받아들일수 없었던 setup / hold 개념에 대해 간략하게 소개하도록 하겠습니다. [STA] 1. STA와 Timing Path [STA] 1. STAvlsiatelier.tistory.com Setup Violation Setup Violation을 Fix 하는 방.. 2025. 2. 10. [STA] 3. Setup 과 Hold, Timing Violation Setup / Hold Timing Check제가 신입때 제일 어려웠던... 머리로는 이해가는데 마음으로는 받아들일수 없었던 setup / hold 개념에 대해 간략하게 소개하도록 하겠습니다. [STA] 1. STA와 Timing Path [STA] 1. STA와 Timing PathTiming Pathauto PnR 엔지니어로 막 입사했을 때, 가장 어려웠던 부분이 STA였습니다. (사실은 지금도 어려워요)setup/hold가 무엇인지, Timing Violation이 발생하면 어떻게 Fix 하는지 등등... 그래서 시리즈vlsiatelier.tistory.com먼저 위에 글에대한 이해하고 있어야 내용 이해가 쉽습니다. SetupClock이 Active 되기 전 Data가 Stable하게 유지 되어야 .. 2025. 2. 6. [STA] 2. OCV와 CPPR (CRPR) OCV / CPPR OCV (on chip variation)반도체 칩 내에서 발생하는 PVT (공정 Process), (전압 Voltage), (온도 Temperature)의 Variation으로 인해chip 동작에 문제가 생길수 있습니다. 따라서 Delay에 margin을 추가하여 더욱 Worst하게 Timing을 계산합니다.* 공정 : 웨이퍼 위에서 Chip의 위치, 에칭, 도핑 과정에서 미세한 차이가 발생하여 소자의 물리적 특성이 다르게 나타날 수 있습니다.* 전압 : IR Drop / Noise 는 소자들에게 영향을 줍니다.*온도 : Chip의 동작 환경에 따라 스위칭 속도에 영향을 받습니다. R2R setup Timing을 예시로 든다면1. Launch Clock Path : Late De.. 2025. 2. 4. [STA] 1. STA와 Timing Path Timing Pathauto PnR 엔지니어로 막 입사했을 때, 가장 어려웠던 부분이 STA였습니다. (사실은 지금도 어려워요)setup/hold가 무엇인지, Timing Violation이 발생하면 어떻게 Fix 하는지 등등... 그래서 시리즈로 STA에 대해 설명하려고 합니다. 그중 오늘은 첫 번째 게시글로, STA를 할 때 Path에 대해 알아보겠습니다.글을 시작하기 전 이전에 작성한 GBA & PBA에 대해 먼저 읽고 오시면 이해에 도움이 될 것입니다.https://vlsiatelier.tistory.com/entry/STA에서-GBA와-PBA STA에서 GBA와 PBAGBA와 PBAGBA(Graph-Based Analysis)와 PBA(Path-Based Analysis)는 타이밍 분석에서 사용.. 2024. 11. 27. STA에서 GBA와 PBA GBA와 PBAGBA(Graph-Based Analysis)와 PBA(Path-Based Analysis)는 타이밍 분석에서 사용되는 두 가지 중요한 개념입니다. 오늘은 STA(Static Timing Analysis) 분석 방법 중 GBA와 PBA에 대해 소개하겠습니다. GBAGBA는 Graph-Based Analysis의 약자로, 가장 Worst Case를 가정하여 타이밍을 계산합니다. 즉, 가능한 최악의 시나리오로 타이밍을 분석하는 방식입니다. 장점:계산이 빠르고, 큰 규모의 설계에서 전반적인 타이밍 문제를 빠르게 파악할 수 있습니다.단점:세부 경로에 대한 정보 부족 PBAPBA는 Path-Based Analysis의 약자로, 실제 Delay 값을 기준으로 타이밍을 계산합니다.장점:더 정확한 .. 2024. 10. 22. Floorplan Floorplan?오늘은 BackEnd Engineer의 중요한 작업 중 하나인 FloorPlan에 대해 깊이 있게 알아보겠습니다. FloorPlan은 칩의 성능, 전력 소비, 면적 등 최종 결과에 중요한 영향을 미치는 단계입니다. 동일한 디자인이라도 어떻게 FloorPlan을 구성하느냐에 따라 QoR(Quality of Results)이 크게 달라질 수 있어, 세심한 계획과 전략이 필수적입니다.최근에는 AI 기술을 이용해 FloorPlan을 자동화하는 도구들이 개발되고 있지만, 아직까지는 사람이 직접 설계하는 것이 더 나은 성능을 보장하는 경우가 많습니다. AI가 해결할 수 없는 복잡한 문제들, 예를 들어 다양한 디자인 제약 조건과 타이밍 이슈 등을 사람이 더 유연하게 다룰 수 있기 때문입니다. 그러나.. 2024. 9. 12. Post Mask ECO?(Metal ECO) Post Mask ECOEngineering Change Order의 약자로, implementation의 후반 단계에서 주로 이뤄집니다. 설계의 약간의 수정 정도로 이해하면 쉬울 것 같습니다.오늘은 Mask가 나온 후에 진행되는 Post Mask ECO에 대해 알아보겠습니다. Mask는 반도체 공정에서 각 Layer를 그리는데 쓰이는 필수 요소로, 한 번 제작된 Mask를 변경하는 것은 많은 비용과 시간이 듭니다. 따라서 이미 제작된 Mask를 수정하는 것이 Post Mask ECO라고 합니다. (또는 metal ECO라고도 합니다.) ECO를 진행하는 이유?1. 기능적 수정 : 새로운 기능 추가, 기존의 기능 수정2. 버그 수정 3. 성능 개선 4. 공정 문제 해결5. 고객사의 요구사항 등 Gat.. 2024. 7. 22. 이전 1 2 다음
