분류 전체보기14 [STA] 5. Slack, Skew, Slew, useful Skew slack, skew, slew에 대한 용어 설명과 Useful Skew에 대해 설명토록 하겠습니다. Slack Require Time과 Arrival Time의 차이입니다. 1. 계산 방법* Setup Slack = Require Time - Arrival Time* Hold Slack = Arrival Time - Require Time위와 같이 계산 가능합니다. 2. Slack의 유형에 따른 분석(1) + Slack : Timing Margin 존재(2) 0 Slack : Timing Margin 없음(3) - Slack : Timing Violation 발생 skewClock의 Arrival Time의 차이입니다. 1. global skew해당 Clcok의 가장 긴 Latency와 짧은 La.. 2025. 2. 13. [STA] 4. Timing Violation Fix (setup / hold) Timing Violation Fix방법3탄에 이어 Timing Violation Fix 방법을 설명하도록 하겠습니다. 이해하기 쉽도록 설명하도록 하겠습니다.그전에 3장을 먼저 읽고 와주세요~[STA] 3. Setup 과 Hold, Timing Violation [STA] 3. Setup 과 Hold, Timing ViolationSetup / Hold Timing Check제가 신입때 제일 어려웠던... 머리로는 이해가는데 마음으로는 받아들일수 없었던 setup / hold 개념에 대해 간략하게 소개하도록 하겠습니다. [STA] 1. STA와 Timing Path [STA] 1. STAvlsiatelier.tistory.com Setup Violation Setup Violation을 Fix 하는 방.. 2025. 2. 10. [STA] 3. Setup 과 Hold, Timing Violation Setup / Hold Timing Check제가 신입때 제일 어려웠던... 머리로는 이해가는데 마음으로는 받아들일수 없었던 setup / hold 개념에 대해 간략하게 소개하도록 하겠습니다. [STA] 1. STA와 Timing Path [STA] 1. STA와 Timing PathTiming Pathauto PnR 엔지니어로 막 입사했을 때, 가장 어려웠던 부분이 STA였습니다. (사실은 지금도 어려워요)setup/hold가 무엇인지, Timing Violation이 발생하면 어떻게 Fix 하는지 등등... 그래서 시리즈vlsiatelier.tistory.com먼저 위에 글에대한 이해하고 있어야 내용 이해가 쉽습니다. SetupClock이 Active 되기 전 Data가 Stable하게 유지 되어야 .. 2025. 2. 6. [STA] 2. OCV와 CPPR (CRPR) OCV / CPPR OCV (on chip variation)반도체 칩 내에서 발생하는 PVT (공정 Process), (전압 Voltage), (온도 Temperature)의 Variation으로 인해chip 동작에 문제가 생길수 있습니다. 따라서 Delay에 margin을 추가하여 더욱 Worst하게 Timing을 계산합니다.* 공정 : 웨이퍼 위에서 Chip의 위치, 에칭, 도핑 과정에서 미세한 차이가 발생하여 소자의 물리적 특성이 다르게 나타날 수 있습니다.* 전압 : IR Drop / Noise 는 소자들에게 영향을 줍니다.*온도 : Chip의 동작 환경에 따라 스위칭 속도에 영향을 받습니다. R2R setup Timing을 예시로 든다면1. Launch Clock Path : Late De.. 2025. 2. 4. [STA] 1. STA와 Timing Path Timing Pathauto PnR 엔지니어로 막 입사했을 때, 가장 어려웠던 부분이 STA였습니다. (사실은 지금도 어려워요)setup/hold가 무엇인지, Timing Violation이 발생하면 어떻게 Fix 하는지 등등... 그래서 시리즈로 STA에 대해 설명하려고 합니다. 그중 오늘은 첫 번째 게시글로, STA를 할 때 Path에 대해 알아보겠습니다.글을 시작하기 전 이전에 작성한 GBA & PBA에 대해 먼저 읽고 오시면 이해에 도움이 될 것입니다.https://vlsiatelier.tistory.com/entry/STA에서-GBA와-PBA STA에서 GBA와 PBAGBA와 PBAGBA(Graph-Based Analysis)와 PBA(Path-Based Analysis)는 타이밍 분석에서 사용.. 2024. 11. 27. STA에서 GBA와 PBA GBA와 PBAGBA(Graph-Based Analysis)와 PBA(Path-Based Analysis)는 타이밍 분석에서 사용되는 두 가지 중요한 개념입니다. 오늘은 STA(Static Timing Analysis) 분석 방법 중 GBA와 PBA에 대해 소개하겠습니다. GBAGBA는 Graph-Based Analysis의 약자로, 가장 Worst Case를 가정하여 타이밍을 계산합니다. 즉, 가능한 최악의 시나리오로 타이밍을 분석하는 방식입니다. 장점:계산이 빠르고, 큰 규모의 설계에서 전반적인 타이밍 문제를 빠르게 파악할 수 있습니다.단점:세부 경로에 대한 정보 부족 PBAPBA는 Path-Based Analysis의 약자로, 실제 Delay 값을 기준으로 타이밍을 계산합니다.장점:더 정확한 .. 2024. 10. 22. Floorplan Floorplan?오늘은 BackEnd Engineer의 중요한 작업 중 하나인 FloorPlan에 대해 깊이 있게 알아보겠습니다. FloorPlan은 칩의 성능, 전력 소비, 면적 등 최종 결과에 중요한 영향을 미치는 단계입니다. 동일한 디자인이라도 어떻게 FloorPlan을 구성하느냐에 따라 QoR(Quality of Results)이 크게 달라질 수 있어, 세심한 계획과 전략이 필수적입니다.최근에는 AI 기술을 이용해 FloorPlan을 자동화하는 도구들이 개발되고 있지만, 아직까지는 사람이 직접 설계하는 것이 더 나은 성능을 보장하는 경우가 많습니다. AI가 해결할 수 없는 복잡한 문제들, 예를 들어 다양한 디자인 제약 조건과 타이밍 이슈 등을 사람이 더 유연하게 다룰 수 있기 때문입니다. 그러나.. 2024. 9. 12. Post Mask ECO?(Metal ECO) Post Mask ECOEngineering Change Order의 약자로, implementation의 후반 단계에서 주로 이뤄집니다. 설계의 약간의 수정 정도로 이해하면 쉬울 것 같습니다.오늘은 Mask가 나온 후에 진행되는 Post Mask ECO에 대해 알아보겠습니다. Mask는 반도체 공정에서 각 Layer를 그리는데 쓰이는 필수 요소로, 한 번 제작된 Mask를 변경하는 것은 많은 비용과 시간이 듭니다. 따라서 이미 제작된 Mask를 수정하는 것이 Post Mask ECO라고 합니다. (또는 metal ECO라고도 합니다.) ECO를 진행하는 이유?1. 기능적 수정 : 새로운 기능 추가, 기존의 기능 수정2. 버그 수정 3. 성능 개선 4. 공정 문제 해결5. 고객사의 요구사항 등 Gat.. 2024. 7. 22. LEF와 Tech LEF의 차이? (Cell LEF, Site, Row, Track) LEF와 Tech LEF의 차이?안녕하세요, 익명의 레디입니다.블로그를 오픈한 지 한 달이 되었는데, 당초 계획보다 자주 찾아뵙지 못했네요. 이 업계의 숙명이지만 과제 시기에는 정말 눈코 뜰 새 없이 바쁘네요. 한가할 때 글을 많이 써둬야겠습니다.오늘은 VLSI 설계에서 중요한 입력 파일 중 하나인 LEF와 Tech LEF의 차이에 대해 알아보겠습니다. LEF란?Library Exchange Format의 약자.1. LEF란?Physical 정보를 가지고 있는 ASCII Format의 File입니다. 여기에는 BEOL의 Physical 정보만 담고 있습니다. 아래 그림에서 Layout(=GDS)는 FEOL과 BEOL 정보를 모두 담고 있습니다. 이 GDS를 Abstract View로 본 것이 LEF입니다.. 2024. 6. 23. SDC (Synopsys Design Constraint) SDC (Synopsys Design Constraint)SDC란 VLSI 설계에서 가장 중요한 File 중 하나입니다. 이름에서 알 수 있듯, Synopsys사에서 만든 Format입니다.Clock에 대한 Constraint를 줍니다. 반도체는 Clock이 0 -> 1, 1 -> 0으로 동작할 때 작동합니다. SDC는 Clock이 어떻게 동작할지 제약을 주는 File입니다.PPA (Power / Performance / AREA)에서 Performance와 관련이 있습니다. Clock Freq가 빠를수록 고성능인데요. Clock Freq를 SDC에서 지정합니다.SDC는 각 Mode마다 존재합니다. Func, Scan, Bist 등 DFT Mode에 따른 SDC가 필요합니다. 오늘은 자주 쓰이는 SDC .. 2024. 6. 5. 이전 1 2 다음
